MR6750系列核心板基于先楫半導(dǎo)體的HPM6750IVM2開發(fā)，集成了兩個(gè)RISC-V處理器，主頻高，支持高速數(shù)據(jù)處理能力，具有豐富的通信接口，適合于工業(yè)控制、儀器儀表、電機(jī)控制等應(yīng)用場(chǎng)合。

MR6750核心板介紹

1. 核心特點(diǎn)

· 雙核32位 RISC-V 處理器，816MHz主頻，高于9000 CoreMark?和4500以上的DMIPS性能，支持雙精度浮點(diǎn)運(yùn)算、DSP擴(kuò)展及硬件圖形加速，內(nèi)置大容量片上SRAM 2MB；

· 板載32MB SDRAM，8MB QSPI Flash；

· 支持2.4GHz WiFi 及Bluetooth 4.2；

· 雙千兆以太網(wǎng)，iperf測(cè)試帶寬大于900Mbps，也可配置成百兆模式；

· 支持IEEE 1588 PTP規(guī)范，時(shí)間同步精度可達(dá)17ns；

· 四路CANFD接口，最高速率可達(dá)8Mbps；

· 多種通信接口：15路UART，4路SPI，4路I2C；

· 雙路高速USB2.0，內(nèi)置PHY；

· 4個(gè)PWM定時(shí)器，調(diào)制精度可達(dá)2.5ns，

· 3個(gè)12位ADC，1個(gè)16位ADC。

2. 雙核特點(diǎn)

核心板集成2個(gè)RISC-V 處理器，雙核采用主從結(jié)構(gòu)。CPU0 和 CPU1 采用相同配置，如下:

· 支持相同指令集；

· 相同容量的 L1 指令和數(shù)據(jù)緩存：– 32KB L1 I-Cache，4-way，128x 64B cache line per way– 32KB L1 D-cache，4-way，128x 64B cache line per way

· 相同容量的指令和數(shù)據(jù)本地存儲(chǔ)器：256 KB ILM 和 256 KB DLM。

CPU0 和 CPU1 采用相同的存儲(chǔ)器映射，以下為例外：

· CPU 自身的指令/數(shù)據(jù)本地存儲(chǔ)器 ILM / DLM 為私有；

· FGPIO 為私有；

· 平臺(tái)中斷控制器 PLIC 為私有；

· 軟件中斷控制器 PLICSW 為私有；

· 機(jī)器定時(shí)器 MCHTMR 為私有。

EPC6750-AWI單板介紹

EPC6750-AWI工控單板是基于雙RISC-V內(nèi)核的MR6750核心板設(shè)計(jì)，板載豐富的硬件資源和接口，如2路百兆以太網(wǎng)、2路CAN FD、1路USB HOST、1路Type-C、1路TF卡和1路LCD顯示等接口。

EPC6750-AWI工控單板還支持40PIN的擴(kuò)展接口，擴(kuò)展接口資源如下：

開發(fā)文檔

產(chǎn)品在線文檔：https://manual.zlg.cn/web/#/237/9276