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如何穩(wěn)定的接收高速源同步LVDS信號


  來源: 儀器儀表商情網(wǎng) 時間:2016-01-26 作者:樊繼明
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如圖9所示,根據(jù)ADS62P49的數(shù)據(jù)手冊,隨路時鐘clk與數(shù)據(jù)為中心對齊方式,即clk的邊沿(上升沿或者下降沿)在數(shù)據(jù)有效期的中間。數(shù)據(jù)從有效到到達clk上升沿的邊沿被定義為Tsetup,數(shù)據(jù)從上升沿到本次輸出數(shù)據(jù)無效的時間被定義為Thold。因此整個數(shù)據(jù)的有效時間即為Tsetup+Thold,在這個時間內(nèi)時鐘采樣到的數(shù)據(jù)都是正確的,這也就是所謂的采樣窗口。在設(shè)計中,我們一般會努力的讓寄存器的時鐘采樣點在中間,這樣能夠保證setuphold的裕量都一樣,而不是一個大一個小的方式。時鐘采樣位置的變化對裕量的影響如圖9所示:


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如圖9所示,在該種方式下,采樣時鐘點往左移,setup余量變小,hold余量變大。而圖10中則是采樣時鐘點往右移,此時的setup余量變大,hold余量將會變小。其實在不同的工作條件下,采樣時鐘很難保證一直在數(shù)據(jù)有效的中心點,甚至在某些工作條件下,采樣時鐘會跑出數(shù)據(jù)有效窗口,如此即會導(dǎo)致接收數(shù)據(jù)錯誤。這也是為什么要做輸入時序約束保證時序正確性的原因,其目的就是保證數(shù)據(jù)時鐘能一直在數(shù)據(jù)有效窗口內(nèi)。


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