以Cyclone IV FPGA為樣本，時序分析得到Slack為正，可以說明采用該方式接受LVDS信號是可以保證FPGA的采樣是滿足建立時間和保持時間，即為在外部硬件設計合理的情況下，FPGA可以保證在芯片的工作環(huán)境內能夠正確穩(wěn)定的接收該速率的LVDS信號。
結束語
高速器件輸出LVDS信號給FPGA或者FPGA輸出LVDS信號給外部高速器件是一個在很多場合都會應用到的場景，當LVDS信號速率在FPGA 采用源同步接收的LVDS I/O能力支持的情況下，FPGA可以使用源同步+輸入約束的方式進行接收，這樣可以簡化設計，同時節(jié)省邏輯資源，讓設計更加簡單易懂。
關鍵詞:儀器儀表 測試測量 技術分析 LVDS信號 瀏覽量：2019
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