LVDS有一個(gè)特點(diǎn)，就是采用電流傳輸驅(qū)動(dòng)模式，電流標(biāo)準(zhǔn)值通常為3.5 mA。LVDS接收器由于具有很高的輸入阻抗，所以LVDS的接收端需要端接一個(gè)100歐的電阻以對(duì)驅(qū)動(dòng)電流進(jìn)行接收。其識(shí)別邏輯’1’和邏輯’0’是根據(jù)電流的方向來識(shí)別，如圖1所示，LVDS差分信號(hào)在輸出端接有串行匹配50歐電阻，以Cyclone IV FPGA為例，FPGA的rxin+和rxin-端，并有一個(gè)100歐的電阻，該電阻即是LVDS驅(qū)動(dòng)電流的取樣電阻。當(dāng)電流方向由txout +到txout –時(shí)，此時(shí)rxin+和rxin-端會(huì)產(chǎn)生350 mV的壓降，此時(shí)被認(rèn)定為邏輯’1’，當(dāng)電流方向由txout-到txout +時(shí)，此時(shí)rxin+和rxin-端會(huì)產(chǎn)生- 350 mV的壓降，因此被認(rèn)定為邏輯’0’。
圖1
