圖11
如圖11所示，vir_clk為虛擬時(shí)鐘，作為對外部輸入數(shù)據(jù)同步時(shí)鐘的聲明，可以認(rèn)為該時(shí)
鐘就是ADC的同步輸出時(shí)鐘。clk為FPGA鎖存輸入數(shù)據(jù)的時(shí)鐘，來自于外部時(shí)鐘(與虛擬時(shí)鐘等效)。其setup關(guān)系為vir_clk上升沿打出數(shù)據(jù)，clk下降沿接收或者是vir_clk下降沿打出數(shù)據(jù)，clk上升沿接收。hold關(guān)系為vir_clk上升沿與clk上升沿或者是vir_clk下降沿與clk下降沿。
該源同步為雙沿模式，因此還應(yīng)該針對此情況對set_input_delay做時(shí)鐘雙沿的說明，約束
語句如下(設(shè)6路LVDS數(shù)據(jù)名為in，源同步時(shí)鐘為clk)：
create_clock -name {clk} -period 5.000 -waveform { 0.000 2.500 } [get_ports {clk}]
create_clock -name {vir_clk} -period 5.000 -waveform { 0.000 2.500 }
