我們知道，電子元器件在不同的溫度和不同的電壓下，其表現(xiàn)出來的時(shí)序特性不一樣。因此，為了保證在各種不同的條件下都能正確的接收該信號(hào)，我們必須對(duì)這種接收方式進(jìn)行輸入時(shí)序約束，然后查看最終的布局布線結(jié)果是否在各種工作條件下時(shí)序都能得到滿足。所以，在做這項(xiàng)工作前，設(shè)計(jì)者需要知道在電路板上ADC輸出隨路時(shí)鐘到達(dá)FPGA管腳以及數(shù)據(jù)到達(dá)FPGA管腳之間的時(shí)間差，即skew值。另外還需要知道在ADC的輸出管腳處，其輸出數(shù)據(jù)和輸出時(shí)鐘之間的關(guān)系的極限值，在ADC的數(shù)據(jù)手冊(cè)里，一般用Tsetup和Thold來表示這個(gè)關(guān)系，根據(jù)這個(gè)關(guān)系設(shè)計(jì)者可以輕易的估算出該數(shù)據(jù)的有效采樣窗口。ADS62P49的Tsetup和Thold與采樣有效窗口的關(guān)系可根據(jù)圖5計(jì)算出來，為Tsumin+Thmin=1.1ns。如圖8所示：
圖8
